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MPC8572EAMC Functional Description
Switch 5 is used to configure the system clocks of both cores of the MPC8572E and boot ROM location,
shown in Table 5-22 .
Table 5-22. SW5—System Clocks/Boot Location
Switch Position
1-20
3-4
5-6
7-8
Configuration Settings
System PLL Ratio
CCB: Sysclk
[CCB1:CCB0]
e500 Core Clock Ratio
e500 core 0: CCB
[e500Ratio1:e500Ratio0]
e500 Core Clock Ratio
e500 core 1: CCB
[e500Ratio1:e500Ratio0]
Boot ROM Location
Description (ON=0, OFF=1)
0: 4:1
0 1: 8:1
1 0: 10:1
1 1: 12:1
0 0: 1.5:1
0 1: 2:1
1 0: 2.5:1
1 1: 3.5:1
0 0: 1.5:1
0 1: 2:1
1 0: 2.5:1
1 1: 3.5:1
0 0: Boot ROM in PCIe
0 1: Boot ROM in SRIO
1 0: Boot ROM in DDR 1 Controller
1 1: GPCM Local Bus Controller (32-bit ROM)
Switch 500 is used to configure the DDR clock ratio, host/agent and PCI/Serial RapidIO configuration,
shown in Table 5-23 .
Table 5-23. SW500—DDR Clock Ratio/SERDES/Host-Agent Mode
Switch Position
Configuration Settings
Description (ON = 0, OFF = 1)
1-3
DDRCLK PLL Ratio
00
00
01
01
10
10
11
11
0: DDR
1: DDR
0: DDR
1: DDR
0: DDR
1: DDR
0: DDR
1: DDR
PLL ratio 3:1
PLL ratio 4:1
PLL ratio 6:1
PLL ratio 8:1
PLL ratio 10:1
PLL ratio 12:1
PLL ratio 14:1
Synchronous Mode
4-5
6-8
Host/Agent Configuration
SERDES Configuration
0 0: MPC8572E acts as agent of every interface
0 1: MPC8572E acts as an agent of a PCI Express host
1 0: MPC8572E acts as an endpoint of a PCI Express /SRIO host
1 1: MPC8572E acts as the host processor
0 0 0: PCI-E x4 (2.5Gbps); 100MHz ref clock
0 0 1: Serial RapidIO x4 (2.5Gbps); 100MHz ref clock
0 1 0: Serial RapidIO; PCI-E x4 (2.5Gbps); 100MHz ref clock
0 1 1: Serial RapidIO; PCI-E x4 (1.25; 2.5Gbps); 100MHz ref clock
1 0 0: Serial RapidIO x4 (3.125Gbps) 125MHz ref clock
1 0 1: Serial RapidIO x4 (1.25Gbps) 100MHz ref clock
1 1 0: Serial RapidIO x4 (1.25Gbps) 100MHz ref clock
1 1 1: Serial RapidIO x4 (1.25Gbps) 100MHz ref clock
MPC8572EAMC Advanced Mezzanine Card User Guide, Rev. 1.2
5-30
Freescale Semiconductor
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